JEDEC amplía la especificación de memoria DDR5 a 8800 MT/s y agrega funciones anti-martillo de fila

Cuando JEDEC lanzó su especificación DDR5 (JESD79) allá por 2020, la organización de establecimiento de estándares especificaciones precisas definidas para módulos con niveles de velocidad de hasta 6400 MT/s, mientras dejaba la especificación abierta a futuras expansiones con memoria más rápida a medida que avanzaba la tecnología. Ahora, un poco más de tres años y medio después, el organismo de estándares y sus miembros se están preparando para lanzar una generación más rápida de memoria DDR5, que se presenta en la especificación JESD79-JC5 recientemente actualizada. La última versión de la especificación DDR5 define especificaciones oficiales de sincronización DDR de hasta 8800 MT/s, además de agregar algunas características nuevas en lo que respecta a la seguridad.

Profundizando, la nueva especificación describe la configuración para chips de memoria (en todo tipo de módulos de memoria) con velocidades de transferencia de datos de hasta 8800 MT/s (también conocido como DDR5-8800). Esto sugiere que todos los miembros del comité JESD79 que establece las especificaciones para DDR5, incluidos los fabricantes de chips de memoria y los diseñadores de controladores de memoria, están de acuerdo en que DDR5-8800 es una extensión viable de la especificación DDR5 tanto desde el punto de vista del rendimiento como del costo. Mientras tanto, la adición de contenedores de mayor velocidad quizás esté habilitada por otra característica JEDEC introducida en esta última especificación, que es la sincronización del reloj de salida de actualización automática para la optimización del entrenamiento de E/S.

Cuando se trata del estándar JEDEC para DDR5-8800, establece tiempos relativamente flexibles de CL62 62-62 para dispositivos de grado A y CL78 77-77 para circuitos integrados de grado C de gama baja. Desafortunadamente, las leyes de la física que impulsan las células DRAM no han mejorado mucho en los últimos años (o décadas, en realidad), por lo que los chips de memoria aún deben funcionar con latencias absolutas similares, lo que aumenta la latencia CAS relativa. En este caso, 14ns sigue siendo el estándar de oro, y las latencias CAS a las nuevas velocidades se establecen para mantener latencias absolutas alrededor de esa marca. Pero a cambio de que los sistemas estén dispuestos a esperar un poco más (en términos de ciclos) para obtener un resultado, la nueva especificación mejora el ancho de banda de memoria máximo del estándar en un 37,5%.

Por supuesto, estos son solo los tiempos establecidos en la especificación JEDEC, lo que preocupa principalmente a los proveedores de servidores. Así que tendremos que ver hasta qué punto los fabricantes de memorias de consumo pueden impulsar las cosas para su memoria con perfil XMP/EXPO. Los overclockers extremos ya están alcanzando velocidades tan altas como 11.240 TM/s con chips DRAM y CPU de la generación actual, por lo que puede haber más margen para jugar en la próxima generación.

Mientras tanto, en el frente de seguridad, la especificación actualizada realiza un par de cambios que aparentemente se implementaron para abordar hazañas al estilo martillo de remo. El elemento importante aquí es el recuento de activaciones por fila (PRAC), que, fiel a su nombre, permite que DDR5 lleve un recuento de la frecuencia con la que se ha activado una fila. Usando esta información, los controladores de memoria pueden determinar si una fila de memoria se ha activado excesivamente y corre el riesgo de que sus bits se inviertan, momento en el cual pueden retroceder para permitir que la fila se actualice correctamente y los datos se vuelvan a estabilizar.

Cabe destacar que aquí el comunicado de prensa de JEDEC no utiliza el nombre de Rowhammer en ningún momento (desafortunadamente, no hemos podido ver la especificación en sí). Pero basándonos únicamente en la descripción, esto claramente tiene como objetivo frustrar los ataques de martillo, ya que normalmente operan forzando un pequeño cambio entre actualizaciones a través de una gran cantidad de activaciones.

Profundizando un poco más, PRAC parece estar basado en una patente reciente de Intel, Seguimiento perfecto del martillo hilado con múltiples incrementos de conteo (US20220121398A1), que describe un mecanismo muy similar bajo el nombre «Perfect Row Hammer Tracking» (PRHT). En particular, el documento de Intel señala que esta técnica tiene un costo de rendimiento asociado porque aumenta el tiempo total del ciclo de fila. En última instancia, como la vulnerabilidad que sustenta el martillo de remo es una cuestión de física (densidad celular) más que de lógica, no es demasiado sorprendente ver que cualquier mitigación tenga un costo.

La especificación DDR5 actualizada también deprecia la compatibilidad con Partial Array Self Refresh (PASR) dentro del estándar, citando preocupaciones de seguridad. Para empezar, PASR está dirigido principalmente a la eficiencia energética de la memoria móvil y, como tecnología relacionada con la actualización, presumiblemente se superpone en parte con el martillo, ya sea un medio para atacar la memoria o una obstrucción para defenderse contra el martillo. De cualquier manera, dado que los dispositivos móviles se están moviendo cada vez más hacia tecnologías LPDDR optimizadas de bajo consumo, la depreciación del PASR no parece inmediatamente una preocupación importante para los dispositivos de consumo.