En breve: La principal fundición de semiconductores del mundo, TSMC, no se duerme en los laureles. En su reciente simposio para clientes norteamericanos, el fabricante de chips reveló ambiciosas hojas de ruta tanto para el empaquetado de chips como para las tecnologías de interconexión óptica de última generación. Estos avances podrían desencadenar una oleada de rendimiento informático en los próximos años.
Comenzando con la tecnología de empaquetado de chips, que TSMC ha denominado «CoWoS» (Chip-on-Wafer-on-Substrate), es esencialmente una versión mejorada de los diseños típicos de chiplets, donde se integran múltiples troqueles más pequeños en un solo paquete. Pero TSMC lo está llevando a niveles increíbles de escala y complejidad.
La iteración actual de CoWoS admite intercaladores (la capa base de silicio) de hasta 3,3 veces el tamaño de una fotomáscara típica utilizada en litografía. Pero para 2026, «CoWoS_L» de TSMC aumentará ese tamaño a aproximadamente 5,5 veces el tamaño de la máscara, dejando espacio para chiplets lógicos más grandes y hasta 12 pilas de memoria HBM. Y solo un año después, en 2027, CoWoS aumentará hasta un tamaño de retícula asombroso de 8x o más.
Estamos hablando de paquetes integrados que abarcan 6.864 mm2, significativamente más grande que una tarjeta de crédito. Estos gigantes de CoWoS podrían incorporar cuatro chips lógicos apilados junto con una docena de pilas de memoria HBM4 y matrices de E/S adicionales.
Para darle una idea de la escala, Broadcom mostró recientemente un procesador de IA personalizado con dos matrices lógicas y 12 pilas de memoria. Y ese chip parecía más grande que Los últimos aceleradores robustos de Nvidiapero sigue siendo insignificante en comparación con lo que TSMC está preparando para 2027. De hecho, la compañía espera que sus soluciones utilicen un enorme sustrato de 120×120 mm.
En el contexto de la fabricación de chips, un sustrato más grande permite integrar más componentes en él, lo que potencialmente permite dispositivos electrónicos más potentes y complejos. Pero la monstruosa escala también significa que consumirán kilovatios de energía y probablemente requerirán soluciones exóticas de refrigeración líquida. Sin embargo, nada de esto es excesivo, considerando Qué tan hambrienta de energía es la IA generativa resultando ser. Estamos entrando en aguas inexploradas para los envases de semiconductores.
Hablando de aguas inexploradas, TSMC también reveló su estrategia de «motor óptico 3D» para integrar interconexiones ópticas ultrarrápidas en los diseños de sus clientes. A medida que aumentan las demandas de ancho de banda, los rastros de cobre simplemente no son suficientes para las cargas de trabajo de HPC y centros de datos de última generación. Los enlaces ópticos, que aprovechan la fotónica de silicio integrada, ofrecen un rendimiento mucho mayor y menor potencia.
El «COUPE» (motor fotónico universal compacto) de TSMC empaqueta electrónica y fotónica mediante un apilamiento 3D avanzado. Gen 1 se conecta a puertos ópticos estándar a 1,6 Tbps: el doble de lo que ofrece Ethernet de gama alta en la actualidad. Gen 2 aumenta eso a 6,4 Tbps al integrar COUPE en los paquetes CoWoS de TSMC junto con el procesador. Y la hoja de ruta culmina con un diseño CoWoS «COUPE Interposer» que alcanza la asombrosa cifra de 12,8 Tbps de ancho de banda óptico.
Ya sean impíos modelos de IA, simulaciones físicas o simplemente cargas de trabajo colosales en centros de datos, el fabricante de chips parece convencido de que «ir a lo grande o irse a casa» reinará en los próximos años.
