TSMC no es ajeno a la construcción de grandes chips. Además del límite de retícula de ~800 mm2 de sus procesos lógicos normales, la compañía ya produce chips aún más grandes colocando múltiples troqueles en un único intercalador de silicio, utilizando su tecnología de chip sobre oblea sobre sustrato (CoWoS). Pero incluso con CoWoS de generación actual que permite intercaladores de hasta 3,3 veces el límite de retícula de TSMC, TSMC planea construir aún más grande en respuesta a la demanda proyectada de las industrias de HPC e IA. Con ese fin, como parte del Simposio de Tecnología de América del Norte de la compañía la semana pasada, TSMC anunció que están desarrollando medios para construir intercaladores de gran tamaño que pueden alcanzar más de 8 veces el límite de la retícula.
La tecnología CoWoS de última generación de TSMC permite construir intercaladores de hasta 2831 mm2 y la empresa ya está viendo cómo llegan clientes con diseños que llegan a esos límites. Tanto el acelerador Instinct MI300X de AMD como el próximo acelerador B200 de NVIDIA son excelentes ejemplos de esto, ya que contienen enormes chiplets lógicos (apilados en 3D en el caso del producto de AMD) y ocho pilas de memoria HBM3/HBM3E en total. El espacio total que ofrece el interposer proporciona a estos procesadores un rendimiento formidable, pero los desarrolladores de chips quieren ser aún más potentes. Y para llegar allí lo más rápido posible, también necesitarán ser más grandes para incorporar más chiplets lógicos y más pilas de memoria.
Para su producto CoWoS de próxima generación que se lanzará en 2026, TSMC planea lanzar CoWoS_L, que ofrecerá un tamaño máximo de intercalador de aproximadamente 5,5 veces el de una fotomáscara, con un total de 4719 mm² en total. Este paquete de próxima generación admitirá hasta 12 pilas de memoria HBM y necesitará un sustrato más grande que mida 100×100 mm. Junto con las mejoras en los nodos de proceso en los próximos años, TSMC espera que los chips basados en esta generación de CoWoS ofrezcan más de 3,5 veces el rendimiento informático de los chips CoWoS de la generación actual.
Más adelante, en 2027, TSMC tiene la intención de introducir una versión de CoWoS que permita intercaladores hasta 8 veces más grandes que el límite de la retícula. Esto ofrecerá un amplio espacio de 6.864 mm² para chiplets en un sustrato que mide 120×120 mm. TSMC prevé aprovechar esta tecnología para diseños que integren cuatro sistemas apilados en chips integrados (SoIC), con 12 pilas de memoria HBM4 y matrices de E/S adicionales. TSMC proyecta aproximadamente que esto permitirá a los diseñadores de chips duplicar una vez más el rendimiento, produciendo chips que superen 7 veces el rendimiento de los chips de la generación actual.
Por supuesto, construir chips tan grandes tendrá sus propias consecuencias, más allá de las que tendrá que enfrentar TSMC. Permitir que los diseñadores de chips construyan procesadores tan grandes afectará el diseño del sistema, así como la forma en que los centros de datos se adaptan a estos sistemas. El sustrato de 100×100 mm de TSMC llegará hasta el límite del factor de forma OAM 2.0, cuyos módulos miden 102×165 mm para empezar. Y si esa generación de CoWoS no rompe el factor de forma OAM actual, entonces los chips de 120×120 mm ciertamente lo harán. Y, por supuesto, todo ese silicio adicional requiere energía y refrigeración adicionales, razón por la cual ya estamos viendo a los proveedores de hardware prepararse para enfriar chips de varios kilovatios investigando la refrigeración líquida y por inmersión.
En última instancia, incluso si la Ley de Moore se ha ralentizado en términos de ofrecer mejoras en la densidad de los transistores, CoWoS ofrece una salida para producir chips con un número cada vez mayor de transistores. Entonces, con TSMC listo para ofrecer intercaladores y sustratos con más del doble de área que las soluciones actuales, los chips grandes destinados a sistemas HPC seguirán creciendo tanto en rendimiento como en tamaño.
