Efficient Computer hace honor a su nombre al crear lo que describe como el procesador programable con mayor eficiencia energética.
La startup surgió de forma sigilosa en marzo de 2024 con 16 millones de dólares en financiación inicial liderada por Eclipse VC y la afirmación de haber construido una pila de tecnología completamente nueva, desde el compilador hasta el silicio, en un año.
El enfoque de la empresa es crear lo que describe como un «diseño de procesador post-Von Neumann de uso general que sea fácil de programar y también extremadamente eficiente desde el punto de vista energético».
Estructuración eficiente de la memoria.
Brandon Lucia, fundador y director ejecutivo de Efficient Computer, dijo: “Las computadoras de hoy son terriblemente ineficientes. El diseño dominante del procesador “von Neumann” desperdicia el 99% de la energía. Desafortunadamente, esta ineficiencia está profundamente arraigada en su diseño. En los procesadores von Neumann, los programas se expresan como una secuencia de instrucciones simples, pero ejecutar programas en una secuencia simple es inaceptablemente lento. Mejorar el rendimiento requiere hardware complejo para encontrar instrucciones que puedan ejecutarse en paralelo de forma segura. Mejorar la eficiencia requiere un replanteamiento fundamental de cómo diseñamos las computadoras”.
Lo que eso significa en la práctica es que en lugar de ejecutar una serie de instrucciones como los diseños de von Neumann, su arquitectura «expresa los programas como un ‘circuito’ de instrucciones que muestra qué instrucciones se comunican entre sí». Este diseño, denominado arquitectura de procesador Fabric, se ha implementado en el SoC de prueba de Monza.
Lucía fue entrevistada recientemente por eeNews Europa y explicó con más detalle en qué consiste el enfoque de la empresa. «Lo que es fundamentalmente diferente es que la arquitectura se desarrolló con un compilador y una pila de software al mismo tiempo a partir de una investigación en Carnegie Mellon y la diseñamos teniendo en cuenta la generalidad», dijo. “No necesitamos un flujo de registro y no necesitamos obtener instrucciones en cada ciclo. Un subconjunto de los mosaicos también son mosaicos de acceso a la memoria; esa es una forma eficiente de estructurar la memoria”.
El rendimiento inicial es de 1,3 a 1,5 TOPS/W, de 500 mW a 600 mW para el chip, pero eso es sólo el comienzo. “Mirando hacia el futuro, tenemos una hoja de ruta para ampliar la arquitectura mientras diseñamos la exploración espacial. A principios de 2025 podremos alcanzar 100GOPS a 200MHz y creemos que podemos escalar ese rendimiento de 10 a 100 veces con la misma eficiencia”, dijo en la entrevista.
